List of Figures

• Niveles lógicos.
• Niveles lógicos TTL.
• Niveles lógicos CMOS.
• Retardos de propagación.
• Tiempos de propagación asociados a un inversor.
• Montaje del inversor realimentado.
• Estructura interna de un cerrojo SR fabricado con puertas NOR.
• Símbolo lógico de un cerrojo SR.
• Estructura interna de un cerrojo SR (NOR) con entrada de habilitación.
• Símbolo lógico de un cerrojo SR con entrada de habilitación.
• Estructura de un flip-flop SR disparado por flanco (positivo).
• Símbolo lógico de un flip-flip SR disparado por flanco positivo.
• Detector de transiciones positivas.
• Estructura de un flip-flop JK disparado por flanco (positivo).
• Símbolo lógico de un flip-flop JK disparado por flanco positivo.
• Tiempos de operación de un flip-flop D.
• Montaje del cerrojo SR con puertas NOR y símbolo lógico.
• Cronograma del cerrojo RS usando puertas NOR.
• Montaje del cerrojo RS con puertas NAND y símbolo lógico.
• Cronograma del cerrojo SR usando puertas NAND.
• Montaje del cerrojo D a partir de un SR y símbolo lógico.
• Cronograma del cerrojo D usando SR.
• Montaje del cerrojo JK y símbolo lógico.
• Cronograma del cerrojo JK.
• Montaje del cerrojo D a partir de un JK y símbolo lógico.
• Cronograma del cerrojo D usando JK.
• Montaje del cerrojo SR con entrada de habilitación y símbolo lógico.
• Cronograma del cerrojo SR con entrada de habilitación.
• Montaje del cerrojo JK con entrada de habilitación y símbolo lógico.
• Cronograma del cerrojo JK con entrada de habilitación.
• Montaje del cerrojo SR con entradas PRESET y CLEAR y símbolo lógico.
• Cronograma del cerrojo SR con entradas habilitación, PRESET y CLEAR.
• Montaje del cerrojo JK con entradas de habilitación, $\mathrm{\overline{PRESET}}$ y $\mathrm{\overline{CLEAR}}$ y símbolo lógico.
• Cronograma del cerrojo JK con entrada de habilitación, $\mathrm{\overline{PRESET}}$ y $\mathrm{\overline{CLEAR}}$.
• Montaje del flip-flop SR disparado por flanco positivo y su símbolo lógico.
• Cronograma del flip-flop SR activo por flanco positivo.
• Montaje del flip-flop SR disparado por flanco negativo y símbolo lógico.
• Cronograma del flip-flop SR disparado por flanco negativo.
• Montaje del flip-flop JK disparado por flanco positivo y símbolo lógico.
• Cronograma del flip-flop JK disparado por flanco positivo.
• Montaje del flip-flop SR maestro-esclavo y símbolo lógico.
• Cronograma del flip-flop SR maestro-esclavo.
• Montaje del flip-flop JK maestro-esclavo y símbolo lógico.
• Cronograma del flip-flop JK maestro-esclavo.
• Esquema lógico de un contador binario asíncrono de tres bits.
• Cronograma real de un contador binario asíncrono de tres bits.
• Esquema lógico de un contador BCD asíncrono.
• Cronograma real de un contador BCD asíncrono.
• Esquema de un contador binario síncrono de 4 bits.
• Cronograma real de un contador binario síncrono de 4 bits.
• Esquema de un contador binario síncrono ascendente/descendente de 3 bits.
• Esquema de un contador en anillo de 4 bits.
• Esquema de un contador en Johnson de 4 bits.
• Esquema lógico de un contador binario asíncrono ascendente de 4 bits.
• Cronograma de un contador binario asíncrono ascendente de 4 bits.
• Esquema lógico de un contador asíncrono binario descendente de 4 bits.
• Cronograma de un contador asíncrono binario descendente de 4 bits.
• Esquema lógico de un contador asíncrono BCD ascendente.
• Cronograma de un contador asíncrono BCD ascendente.
• Cronograma de un contador síncrono ascendente de 4 bits.
• Esquema lógico de un contador UP/DOWN síncrono de 3 bits.
• Cronograma de un contador UP/DOWN sícrono de 3 bits.
• Cronograma de un contador síncrono BCD ascendente.
• Esquema de un contador en anillo de 4 bits.
• Cronograma de un contador en anillo de 4 bits.
• Esquema de un contador Johnson de 4 bits.
• Cronograma de un contador Johnson de 4 bits.
• Esquema genérico de un circuito secuencial.
• Diagrama de estados de un contador BCD.
• Mapas de Karnaugh para la minimización de un contador BCD síncrono ascendente.
• Estructura interna del contador síncrono BCD ascendente.
• Diagrama de estados de un contador síncrono BCD ascendente/descendente.
• Mapas de minimización de un contador BCD asc/dec
• Estructura interna del contador síncrono BCD ascendente/descendente.
• Diagrama de estados del detector.
• Mapas de Karnaugh el detector de secuencias.
• Esquema lógico del detector de secuencias.
• Diagrama de flujo de un analizador de entradas.
• Interface de un codificador unario.
• Interface de un decodificador unario.